聯華電子針對低功率系統單晶片設計推出業界最完整的低功率參考設計方案

結合了測試晶片、設計單元資料庫、製程參數檔與RTL-to-GDSII設計參考流程， 以利成功產出並縮短產品上市時程

聯華電子今日(27日)宣佈推出業界最完整的低功率參考設計方案，以滿足低功率系統單晶片的設計需求。除了對研發晶片有更快速與更高可預測性的方法外，更提供了完整方案以協助客戶縮短低功率產品的研發時程，因而創下了晶圓專工業界的新例。從現在起，聯華電子0.13微米製程將提供此項可驅動奈米設計的方案，包含有︰

- 經過矽驗證的LEON2 SPARC處理器的測試晶片
- 經過製程最佳化的低功率設計單元資料庫(Libraries)
- 低功率製程參數檔(Technology files)
- 整合了益華電腦（Cadence Design Systems Inc.）與明導科技（Mentor Graphics）最新晶片設計工具的RTL-to-GDSII設計參考流程

“隨著設計微縮至更小的製程技術，對於系統單晶片設計公司而言，漏電與其他功耗問題形成了更艱困的挑戰，”聯華電子智財研發及設計支援部部長劉康懋表示，“為了要有效地解決這些問題，晶片設計公司需要得到完整解決方案的支援，在設計過程中有效率的全程指引與協助。藉由提供此項全方位的方案，我們提供了可幫助客戶快速並成功地將低功率晶片上市的關鍵資源。”

此項參考設計方案較傳統的晶圓專工參考流程涵蓋更為廣泛，包括了許多其他可協同運作，並且經過矽驗證的資源。低功率系統單晶片的設計公司在開發其系統單晶片設計時，可以參考包含LEON2處理器在內的測試晶片－32位元處理器的開放原始碼可合成VHDL模型。此晶片設計具有高可配置性與擴充性，使客戶得以接上外加的數位或、與類比混合訊號(AMS)硬式矽智財(Hard IP)區塊，堪為客戶評估相關設計時的理想選擇。此晶片亦可用於研究製程或元件在奈米先進製程上的衍生效應，並且據此尋求解決方案；透過晶片設計製作以建立設計單元資料庫與矽智財品保方法；並能協助客戶於採用前進行製程、設計單元資料庫、矽智財、電子自動化設計工具與流程的驗證。

經過矽驗證的參考流程採用了益華電腦Encounter數位積體電路設計平台，包含了Encounter RTL Compiler synthesis、SoC Encounter Global Physical Synthesis (GPS)、VoltageStorm static and dynamic power analysis，以及CeltIC Nanometer Delay Calculator (NDC)。在可測試性設計(Design For Test)部分，此參考流程採用了明導科技最新的流程，其整合了MBISTArchitect、DFTAdvisor與TestKompress；實體驗證則採用了明導科技的Calibre工具。藉由LEON2測試晶片作為參考設計，此參考流程提供了使用者對於低功率設計流程與可測試性設計更深入的了解。

完整的低功率參考設計方案尚包含經過矽驗證的設計單元資料庫與製程參數檔，並且提供基本的功能模組給客戶，以利其進行低功率系統單晶片的開發。聯華電子的客戶如欲獲知更多關於此項方案的資訊，請逕洽聯華電子業務代表。