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参考设计流程

为因应目前回路设计公司所面临深次微米设计的挑战,联电的参考设计流程提供客户通过硅验证的电子设计自动化设计方法,可以通过增加可制造性减少量产时所需的时间。联电的参考设计流程整合了电子设计自动化厂商的基线设计流程,来解决时序收敛,信号整合,耗电及针对可生产性之设计等问题,并且采用建立在硅验证工艺设计单元数据库上的层次结构设计方法。联电的参考设计流程涵盖了从电路图 / 缓存器转移层编码到 GDS-II 世代工艺,并且支持 Cadence、Magma 以及 Synopsys 的电子设计自动化工具。

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提供客户的主要益处

联电的参考设计流程在客户于设计流程中使用设计单元数据库,PDK / 晶圆专工设计套件 (FDK) 或是其它工具前,就已经将任何有关设计单元数据库、技术、工具以及流程的问题减到最小或是完全排除,并且正确预测他们晶圆的实际性能。简短来说,我们的参考设计流程大大的缩短了:

试产时间

上市时间

量产时间