聯華電子今日 (9日) 與全球電子設計創新領導廠商益華電腦 (Cadence) 共同宣佈，針對聯華電子 65 奈米製程，推出以通用功率格式 (CPF) 為基礎的低功率參考設計流程。此參考設計流程使客戶在採用聯華電子低功率套件，包含了支援通用功率格式的設計單元資料庫與其他矽智財時，得以實現最佳化的 65 奈米低功率設計。

此 65 奈米低功率參考設計流程採用聯華電子的 ”Leon” 測試晶片作為參考設計。LEON 係為 32 位元開放碼 RISC (精簡指令集運算) 微處理器核心，並具備了其他包含 SRAM 等在內的元件。Leon 晶片劃分為多重電壓區塊，並以益華電腦低功率解決方案進行設計、驗證、實作與分析。Leon 測試晶片證明了結合 65 奈米參考設計流程與聯華電子低功率套件，在面對複雜的設計挑戰時，將可促進生產力的提昇，加速產品上市時程，並且降低製造風險。

聯華電子 65 奈米製程低功率參考設計流程，具備了益華電腦低功率解決方案的關鍵能力，包括益華電腦 Incisive^® Unified Simulator 的閘階層低功率模擬；Encounter^® RTL Compiler 的合成，置入低功率與可測性設計單元；利用 Encounter Conformal Low Power 做相等性檢驗與低功率設計實作檢驗；Encounter Test 可以自動產生測試向量；SoC Encounter RTL-to-GDSII system 做區塊配置，電源規劃，以及佈局與繞線；Encounter Timing System 做時序與訊號完整性簽核；Cadence QRC Extraction，VoltageStorm^® Power Encounter 處理靜態功率與 IR 分析；以及利用 VoltageStorm Dynamic Gate 和 Virtuoso^® UltraSim 做供電時突波電流之動態分析。此外，聯華電子的低功率套件，包括其支援通用功率規格的設計單元資料庫，也通過了驗證，成為參考設計流程開發的其中一部份。

“聯華電子與益華電腦緊密的合作，以協助晶片設計公司解決 65 奈米製程所面臨的複雜設計議題，藉由整合後的低功率解決方案來達到更快速的量產時程。”聯華電子設計技術運用副總經理錢達生表示。“透過與益華電腦持續進行的合作，我們得以提供晶片設計公司經過驗證的低功率技術，以因應功耗考量並且達成積極的產品上市時程目標。”

“這個以通用功率格式為基礎的參考設計流程，係為益華電腦與聯華電子雙方協力之下的成果，能夠促進低功率設計的實現，”益華電腦企業暨 IC 數位與 Power Forward 副總裁徐季平表示。“結合了聯華電子製程技術與益華電腦的低功率解決方案，可使得雙方客戶在整個設計過程中維持低功率的同時，也具備有積極達成專案目標的能力。”

此參考設計流程套件包括了設計資源、實作檔案、應用說明以及完整工作簿。在 2008 年七月之後，客戶將可經由聯華電子業務代表取得。

Cadence enables global electronic-design innovation and plays an essential role in the creation of today's integrated circuits and electronics. Customers use Cadence software and hardware, methodologies, and services to design and verify advanced semiconductors, consumer electronics, networking and telecommunications equipment, and computer systems. Cadence reported 2007 revenues of approximately $1.6 billion, and has approximately 5,100 employees. The company is headquartered in San Jose, Calif., with sales offices, design centers, and research facilities around the world to serve the global electronics industry. More information about the company, its products, and services is available at http://www.cadence.com

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