聯華電子今日 (19日) 宣佈其中央研究發展部門運用矽底材工程技術，大幅提昇了 45 奈米 p-channel 電晶體的效能。在這項研發努力中，聯華電子的工程師們採用了新的矽底材結晶格方向，與使用傳統晶格方向製造於矽底材上的元件相比較時，電晶體驅動電流提高了 30%。此效能提昇是根據同樣程度的元件漏電流情況為基準所評估的。

聯華電子中央研究發展部先期技術開發部長廖寬仰博士表示，"尋求加強電洞遷移率的方法是聯華電子在元件發展方面的重點之一，例如可以實現效能提昇卻又避免漏電狀況惡化的應變矽技術。"廖部長進一步表示，"這項矽底材工程技術的開發，除了目前研發中的應變矽、高介電質閘極介電物，以及矽晶絕緣層等其他廣受討論的技術之外，又為我們增添了一個選擇。"

此項新的矽底材工程技術增加了 70% 的電洞遷移率，亦即增加了 PMOS 元件 30% 的驅動電流。除了效能提昇之外，元件參數的變化也得到改善，這提高了這項技術付諸製造的可行性。此外，使用此種矽底材工程技術時，其雜訊特性有相當程度的改善，使得這項技術更適合使用於類比應用產品。

在今年 6 月 15 日至 17 日於夏威夷檀香山舉行的 "Symposia on VLSI Technology and Circuits" 超大型積體電路技術會議中，聯華電子將會對這項技術提出進一步的詳細報告。