聯華電子今日 (9日) 宣佈，於 90 奈米系統單晶片設計上提供全面性的參考設計流程。這項經矽驗證的 RTL-to-GDSII 流程是建立於通過驗證的 0.13 微米低功率設計套裝上，並且整合時序收斂、信號整合以及功率收斂的特性，以幫助系統單晶片設計公司克服 90 奈米設計相關的挑戰。除此之外，此項參考流程新增最新的可製造性導向設計 (DFM) 規則，幫助設計公司完成精確、首次試產即成功的設計，並且加速產品的上市時程。

智財研發及設計支援部部長劉康懋表示，“系統單晶片設計公司今日需要通過驗證的設計支援解決方案，幫助他們克服於 90 奈米及以下製程所遭遇到的挑戰。透過提供由電子設計自動化工具與 DFM 規則支援的、具有各種功能的解決方案，這項最新、全面性的參考流程，承諾為客戶提供最快速簡便的生產方式。”

這項參考設計的重點集中在透過採用流程中具有 DFM 知識的技術檔案，改善 DFM 的問題。此項設計將 DFM 規則與技術數據整合至設計單元資料庫的前端及後端之中，因此整個設計流程早在設計初期即將 DFM 列入考慮因素。

為了驗證 90 奈米 RTL-to-GDSII 流程，聯華電子使用 LEON2 中央處理器為基礎的技術展示作為參考設計，以執行一個綜合的解決方案。此流程並配備可測試性設計 (DFT) 與可偵錯設計 (DFD) 技術以確保設計的精確度。目前在聯華電子網站 www.umc.com 上可以下載此一流程。