聯華電子今日 (21日) 與世界領先的半導體設計軟體供應商 Synopsys, Inc.共同宣佈推出一種 90 奈米參考設計流程，該流程經過最佳化，可用於低功率系統單晶片 (SoC) 設計。經過驗證的 RTL-to-GDSII 設計流程以Synopsys 公司的 Galaxy^TM 設計平台，ARM® Artisan® SAGE-X^TM 標準元件設計單元資料庫和聯華電子的90奈米製程為基礎。它解決 90 奈米情況下的泄漏功率消耗的問題，並提供了進階可製造性導向設計 (DFM) 功能，有利於加快產量擴增和降低開發成本。

「與電子設計自動化的領導廠商例如 Synopsys 公司等合作，提供經過矽驗證的參考設計流程，以克服在奈米製程上遭遇的系統單晶片設計挑戰，聯華電子認為是一件非常重要的事。」聯華電子智財研發與設計支援部主管劉康懋表示。「這項與 Synopsys 公司合作的最新研發成果是經過特別設計，使客戶能受益於兩家公司的專門技術，幫助客戶以較少的時間與較低的風險，達到首次試產即成功的結果。」

該參考設計流程包括許多 Synopsys 公司的 Galaxy Design Platform 所具有的低功率和可製造性導向設計革新，包括用來在晶片佈局規劃階段時，設計電力佈局圖的電力網絡整合 (PNS) 和電力網絡分析 (PNA) 產品。其他晶片佈局規劃功能包括利用具實體設計階層概念的全區佈線進行虛擬晶片佈局規劃，虛擬時序最佳化和利用自動設計階層檢測來進行巨集佈置。設計者可利用這些進階功能建立一個最佳化的原始晶片佈局圖，從而引導他們進入實體電路合成與位置配置及佈線的下一個設計階段。遵照此佈局圖，設計者可獲得較快的時序收斂和避免設計反覆迭代。該參考設計流程也具有多閾值 (Multiple Vth) 最佳化功能，可利用現有的聯華電子 90 奈米多閾值庫以減少泄漏功率。另外，該流程支援進階信號完整性功能，可執行重要的電子移轉 (EM) 和電壓降 (IR) 分析以避免在 90 奈米及以下製程的設計失誤。

「我們與聯華電子的緊密關係有助於確保該參考流程滿足那些處理面向製造和生產的功率最佳化和設計方面出現的90奈米流程設計問題的最高端設計人員的需求，」Synopsys 公司的策略市場開發部副總裁 Rich Goldman 說。「這一合作關係建立在聯華電子的先進技術和 Synopsys 公司的專業服務以及成熟的專門技術基礎之上，旨在為設計者提供一條設計半導體的最優途徑，從而改善產品品質並加快產品的上市。」

Synopsys 公司在新的 90 奈米參考設計流程中引入了幾項新的 DFM 功能。例如，增加了時序驅動的虛擬金屬佈線嵌入功能－專為滿足聯華電子的金屬密度要求，同時可維持時序收斂，以及自動冗餘導孔 (VIA) 和 導孔群 (VIA farm) 嵌入功能。這些新的 DFM 功能可幫助設計者改善可靠性並在 Synopsys 公司的佈局與佈線解決方案中得到支援。

聯華電子 / Synopsys 參考設計流程現已上市，您可以從聯華電子網站 http://www.umc.com 上取得。

Synopsys, Inc. 是世界領先的半導體設計用 EDA 軟體供應商。該公司為全球電子市場提供技術上領先的半導體設計和驗證平台以及 IC 製造軟體產品，使得開發和生產複雜的晶片系統 (SoC) 成為可能。Synopsys 也為其客戶提供知識財產和設計服務，以幫助他們簡化設計過程和加快產品的上市。Synopsys 總部位於加州的 Mountain View，在北美、歐洲、日本和亞洲各地共擁有超過 60 個分支機構。有關 Synopsys 的詳細資訊，請造訪 http://www.synopsys.com。

Synopsys 是 Synopsys, Inc. 的註冊商標。Galaxy 是 Synopsys 的商標。本新聞稿中提到的所有其他商標或註冊商標是它們各自所有者的知識財產。