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聯華電子今 (7日) 宣佈其所屬中央研究發展部，已發展出特殊間隙壁製程 (Ultimate Spacer Process, 簡稱 USP) 的應變矽技術，此項技術可同時提昇 N 型及 P 型金氧半電晶體的效能。採用此特殊間隙壁製程技術可使 N 型金氧半電晶體的驅動電流提高 15%，P 型金氧半電晶體驅動電流提高 7%，同時仍維持整體製程的簡易性。而此項改善驅動電流的成就，在目前難度日益升高的 CMOS 製程微小化情況下，可協助達成效能的提昇。 聯華電子中央研究發展部先期技術開發部馬光華副部長說，“改善互補式金氧半電晶體的電子及電洞遷移率是聯華電子在元件發展方面的重點之一，”馬副部長進一步表示，“這項特殊間隙壁製程應變矽技術的開發，在我們其他多項提昇遷移率的技術外，又增添了另一個有利的選擇。僅需增加一個製程步驟，此特殊間隙壁製程應變矽技術也可以較其他應變矽技術提供更有優勢的製造能力。” 而此項技術若再結合矽基材通道工程，更能大幅提高 P 型金氧半電晶體驅動電流達 35%。此項新的特殊間隙壁製程應變矽技術，也已在客戶 FPGA 產品上驗證其效果。在相同的產品良率及可靠度品質下，我們成功增進客戶產品 15% 電路效能。這證明了此種特殊間隙壁製程技術，能夠在 65 奈米及以下之先進製程量產使用。 在今年 12 月 5 日至 7 日於美國華盛頓特區舉行的 2005 國際電子元件會議中 (IEEE International Electron Devices Meeting)，聯華電子將會對這項技術提出進一步的詳細報告。 |
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