聯華電子今日 (16日) 宣佈其研發團隊已經完成一個重要的工程里程碑，即使用新的氮濃度分佈工程 (nitrogen profile engineering) 技術，縮小氮化氧矽 (SiON) 閘極介電值的約當氧化厚度 (EOT) 至大約 1.0 奈米。這項成就能在不使用新材質的前提下，大幅促進電晶體微小化，以提昇半導體的整體效能。

“聯華電子的研發團隊持續研發創新的解決方案，以克服先進製程技術不斷帶來的挑戰，”聯華電子先進模組發展部部長鄒世芳表示。“這項最新的成就顯示了我們的氮濃度分佈工程技術可以在 65 奈米製程上達到提昇效能的結果。這項研究的成功，也讓我們在將來擴展 SiON 閘極介電值應用至 65 奈米以下的 CMOS 應用產品時，更具信心。”

這項由聯華電子工程師提出的新式 SiON 介電值處理技術，能準確的提供氮劑使用量以及精準的控制氧化厚度。聯華電子的工程師使用少於 3% 的氮原子濃度處理底層矽底材 / SiON 界面，同時使用高濃度的氮處理上層多晶矽閘極 / SiON 閘極介電值。這項最新的、有效氧化厚度大約僅 1 奈米的技術，只有低於 10A / cm2 的閘極漏電流，並且提供較佳的 PMOS 臨界電壓穩定性、較低的界面狀態密度與阻止硼穿透。較佳的遷移率同時也意味較高的效能以及製程可靠程度。

縮減傳統 EOT 的氮化氧矽至 1.2 奈米以下，通常會使閘極漏電流急速上升。使用較高濃度的氮，是最常用來減少漏電流的方法，通常能減少不必要的副作用例如遷移率下降和臨界電壓轉換。因此，這個方法在實際應用上並不理想。也有人提出過用新的 high-k 閘極介電值材質與金屬閘極電極來減輕這個問題所帶來的影響，然而這樣的新材質同時也帶來無可避免的挑戰，像是載體遷移率下降、臨界電壓不穩定以及雙功函數金屬閘極整合問題等，這些問題都需要更深入以及更昂貴的研究努力才能克服。

氮化氧矽，長久以來一直應用在較舊的半導體製造製程世代上，目前仍是一個可行的替代方案，然而唯有在縮減厚度時能同時找到有效的方法壓抑漏電流的急速上升，這個方法才可行。傳統上，由漏電流所產生的電源消耗增加，已被視為較低 EOT 為獲得較快速度所必須付出的代價。藉由新式的氮濃度分佈工程技術，聯華電子已經能將現存的氮化氧矽技術用來獲取更佳的電晶體效能，卻不用增加額外的電源消耗。

在今年 6 月 16 日於日本京都舉行的 “Symposia on VLSI Technology and Circuits” 超大型積體電路技術會議中，聯華電子將會對這項技術提出進一步的詳細報告。