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聯華電子今日 (9日) 與半導體設計軟體領導廠商美商新思科技 (Synopsys) 共同宣佈，推出支援聯華電子 65 奈米製程的低功率參考設計流程。這項新的參考設計流程包括以統一功率格式 (Unified Power Format, UPF) 為基礎的 RTL-to-GDSII 設計功能，支援聯華電子的層階結構、多重電壓設計與低漏電設計單元資料庫等設計法則，並且整合新思科技的 EclypseTM 低功率解決方案。 UPF 是業界統一的標準，能讓設計團隊在設計流程中的每一個階段詳盡處理低功率設計。這項新參考流程中展示的先進低功率設計法則可以有效管理動態與靜態功率消耗，並將之最小化。EclypseTM 低功率解決方案支援的先進技術包括電源關閉、時脈閘、多重電壓、動態電壓與頻率縮放技術 (DVFS) 等，協助管理整個流程中由 UPF 產生的設計挑戰。此外，結合自動電壓主導的電壓實體驗證、自動電源閘控與低功率時脈樹合成等新增功能，能強化聯華電子 65 奈米低功率設計流程的功能。 透過整合聯華電子低功率 IP 的方式，新的低功率參考設計流程使用聯華電子 65 奈米低漏電設計單元資料庫，能充分運用多重電壓與電源閘控的技術。新思科技的專業諮詢服務 (Synopsys Professional Services) 與聯華電子利用 “LEON” 32 位元開放碼 RISC (精簡指令集運算) 微處理器核心，並將該核心劃分為多重電壓區塊，以驗證這項新的低功率設計流程。這項經過驗證的設計流程對於額外的數位與類比 / 混合信號 IP 模組，具有高度可配置性與擴充性。 “聯華電子與新思科技的合作，長久以來為我們的客戶提供經過驗證的低功率功能，”聯華電子數位矽智財研發處處長符識鈞表示，“這項由統一功率格式推動的設計流程經過驗證，針對聯華電子的先進製程，能以最新的技術，滿足我們雙方客戶在功率設計上的需求，並且加速產品上市時程。” “新思科技的低功率技術是與聯華電子共同研發的 65 奈米低功率設計流程的一部份，”新思科技企業行銷與策略市場發展副總經理 Rich Goldman 表示。“這項合作研發的低功率參考設計流程，由新思科技提供經驗證的設計法則與技術，結合聯華電子可信賴的 IP 與製程專業，為客戶提供最新的技術與創新的設計解決方案。” |
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取得方式 |
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這項由 UPF 推動的 65 奈米低功率參考設計流程在 2008 年八月之後，可以由聯華電子網站 http://my.umc.com 取得。此參考設計流程為聯華子與新思科技所共同開發。 |
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