隨著 AI、高效能運算（HPC）及先進記憶體應用持續發展，晶片整合面臨更高的頻寬與密度需求，也必須在有限的封裝空間內容納更多晶粒。聯電 3D IC 技術採用晶圓對晶圓（Wafer-to-Wafer, W2W）混合鍵合，將上下晶圓直接鍵合，形成更薄且更高密度的垂直互連。在運算需求中，晶圓對晶圓堆疊可大幅度的提高傳輸頻寬。
相較於傳統微凸塊（micro bump）堆疊，混合鍵合可降低晶粒間互連所占的高度，並提升垂直互連密度，有助於在有限的封裝高度內整合更多晶粒。這項優勢對高頻寬記憶體（HBM）與高頻寬快閃記憶體（HBF）尤其重要，可緩解多晶粒堆疊時，微凸塊互連高度累積所帶來的封裝高度限制。
聯電的 3D IC 技術透過矽穿孔（TSV）連接多層結構，並支援 face-to-back 與 back-to-back 堆疊配置。混合鍵合不依賴微凸塊，而是透過氧化層介面將銅墊接銅墊、氧化層界面接氧化層介面各自直接鍵合，降低晶圓間的凸起高度。較低的堆疊高度有助於在相同高度限制內容納更多層，提升面積密度；更小的 pad-to-pad 間距也能實現更高的輸入／輸出（I/O）密度，對相關應用相當重要。聯電也持續開發晶圓背面薄化與重佈線層（RDL）技術，以提升封裝與互連設計的彈性。
此技術適用於邊緣裝置的 AI 推論，可滿足裝置外形精巧及高頻寬存取記憶體的需求。在組裝方面，聯電可與委外封裝與測試（OSAT）夥伴合作，提供晶圓研磨、切割及其他封裝製程。透過夥伴網絡，可促進供應鏈協作，支援從技術開發到量產的各階段需求。
聯電 3D IC 技術，實現晶片整合
